之前，我在Verilog中实现了它，并在DE0-nanoFPGA上对其进行了仿真，以确保所有逻辑都是正确的：这是我决定使用的逻辑块的设计（最初，我尝试使用常规的AND和OR门实现接下来的状态逻辑，并意识到只有1KOhm电阻的这些门无法正常工作，因此我决定不使用NAND）：以下是组装后的一些板子：这是成品！
